ニュースはよく「TSMC の 2ナノが量産」「Intel が GAA に参入」と伝える。だが 2ナノは本当に2ナノメートルほど小さいのか。GAA とは何なのか。
この記事では先端プロセスを噛み砕く。プロセスノードの本当の意味、トランジスタの進化、各社の到達点、そしてなぜ先端ほど高くなるのかを見ていく。これは ファウンドリの関 の上級編だ。
プロセスノードとは何か？
3ナノ、2ナノは、チップの中のある部品が本当に3ナノや2ナノの幅しかない、という意味ではない。
かつてはノードの数字がおおむねトランジスタの寸法に対応していたが、10ナノを下回ったあたりで対応関係は切れた。いまは「技術世代」の名称であり、一そろいの進歩、つまりより速く、より省電力で、トランジスタがより密になることを表す。だからこそ後に A16、A14 のように「オングストローム」（0.1ナノメートル）で名付けた世代が現れた。
一世代でどれくらい進歩するのか。TSMC の A14 を例にとると、公式目標は 2ナノに比べて同じ消費電力で10-15%速く、または同じ速度で25-30%省電力になることだ。
コアデータのスナップショット
| 世代 | 進捗 | 出典 |
|---|---|---|
| TSMC N2（2ナノ） | 2025年第4四半期に量産開始；2026年第2四半期にウェハー売上高の3% | TSMC 公式 |
| TSMC N2P | 2026年下半期に量産予定 | TSMC 公式 |
| TSMC A16（裏面給電） | 開発・検証を完了、2026年第4四半期に量産；TSMC はまだ正式発表していない | 業界報道（2026年8月） |
| TSMC A14／A12 | A14 は2028年に量産；A12（A14 に裏面給電を加えたもの）は2029年 | TSMC 公式（2026年7月） |
| Samsung 2ナノ（SF2） | 2025年から量産、第2世代は2026年下半期に量産拡大予定 | Samsung 公式 |
| Intel 18A／14A | 18A は複数の製品で量産中；14A は2027年下半期に試作生産、2028年に量産 | Intel 公式（2026年7月） |
トランジスタの進化：平面型 → FinFET → GAA
チップが強くなるのは、トランジスタ（電流のオン・オフを切り替える微小なスイッチ）がどんどん小さくなるからだ。だが小さくなるほどリークしやすくなり、構造も進化せざるを得なかった。
平面型トランジスタ：ゲートが上からだけ電流を制御する。微細化すると制御しきれず、リークがひどくなる。FinFET：チャネルを一枚の「フィン」として立て、ゲートが三面を囲む。何世代にもわたって使われた。GAA（ゲートオールアラウンド）：チャネルを水平のナノシートの積層に変え、ゲートが四面を囲む。リークが少なく、同じ面積により多く詰め込める。Samsung は 3ナノで先に GAA を採用し、TSMC は 2ナノから採用した。
たとえるなら、平面型は片手で水道管を上から押さえる形、FinFET は手のひらで三面を包む形、GAA はぐるりと一周巻き付ける形だ。
2ナノと GAA：いまどこまで来たか
2ナノは大手3社がそろって GAA に切り替える世代だ。TSMC の 2ナノは量産に入ったが、2026年第2四半期のウェハー売上高に占める割合は3%にすぎず、約3割を占める 3ナノがまだ主力だ。
2026年9月から、2ナノはフラッグシップスマートフォンに入り始めた。Apple は A20 Pro が 2ナノプロセスを採用すると明記している（製造委託先は非公開）。MediaTek の Dimensity 9600 Pro は TSMC の 2ナノを使う。TechRadar の報道によれば、Qualcomm の広報担当者は Snapdragon 8 Elite Gen 6 も TSMC の 2ナノを採用すると認めた。
Samsung と Intel もすでに量産しており、Intel は一部の Panther Lake チップで High-NA EUV まで使った。性能の数字は多くが目標値で、勝負を決めるのは歩留まりと顧客の採用だ。
裏面給電：2ナノの次の一手
従来のチップでは、給電配線と信号配線がトランジスタの上にひしめき合い、先端になるほど混雑する。裏面給電（backside power）は給電ネットワークをチップの裏面に移し、表面を信号配線に空けることで、干渉を減らし、性能と密度を高める。
Intel の PowerVia はすでに 18A とともに量産されている。TSMC の「スーパーパワーレール」（Super Power Rail）は A16 に使われ、2029年の A12 にも導入される。
なぜ先端ほど高く、難しいのか
先端プロセスは三つの希少な資源を同時に食う。
一つは装置だ。ASML の極端紫外線（EUV）リソグラフィ装置が必要で、一台ゆうに数億ドルする。次世代の High-NA EUV（解像度をさらに高めた EUV）はもっと高く、TSMC は2030年から量産に使う計画だ（詳しくは ASML の関 を参照）。二つは歩留まりで、新しい構造は良品率を引き上げるまでに長い時間がかかる。三つは設計エコシステムで、先端になるほど設計ツールとルールが複雑になる。
こうしたコストは最終的にウェハー価格に表れる。韓国メディア ChosunBiz の2026年9月の報道によれば、2ナノのウェハーは1枚約3万ドル、3ナノは約2万ドルだ。
台湾の役割
台湾は最先端ロジックプロセスの量産拠点だ。TSMC の 2ナノはまず台湾で量産され、TSMC は2026年7月、今後数年でさらに台湾に13の先端プロセス・パッケージング工場を建設すると表明した。米アリゾナ州の 2ナノ／A16 工場は2030年までの量産を計画している。
これは ファウンドリの関 で述べた集中現象と呼応する。新しいプロセスには研究開発、装置、人材の緊密な連携が必要なため、最先端の世代はたいてい台湾から始まる。
小企鵝（Penchan）のまとめ
先端プロセス競争の鍵は、十分に高い歩留まりで大量に生産することだ。
微細化はますます高く、難しくなっているが、それでも AI チップ性能の根本的な源の一つだ。最も先端のプロセスを安定して量産できる者が、AI 演算力の上流を握る。
ファウンドリの構図を見たいなら ファウンドリ へ、プロセスを支える装置なら ASML へ、パッケージングがどうバトンを受けるかなら 先端パッケージング へ、チェーン全体なら サプライチェーン総まとめ へ戻ってほしい。